Diagramme de synchronisation du verrou SR interdit

user32081

Diagramme de synchronisation du verrou SR interdit


Comment représentez-vous un état interdit d’un verrou SR (Active High) dans un chronogramme?

Où S est 1 et R 1 est et C est 1. entrez la description de l'image ici

Réponses


 Joe Hass

L’état interdit n’est pas un niveau logique spécifique. La valeur de Q pendant l’état interdit dépend de la façon dont le verrou est mis en œuvre (que ce soit avec des portes NAND ou des portes NOR, par exemple). Il y a deux raisons pour lesquelles un état d’entrée particulier peut être considéré comme interdit. Tout d’abord, cela peut faire en sorte que Q et! Q aient la même valeur, ce qui peut provoquer des effets indésirables dans la logique pilotée par les sorties de verrouillage. En second lieu , si la transition des entrées directement de l’état interdit à l’état de maintien, puis les valeurs de Q et! Q sera inconnue. Q et! Q finiront par s’installer dans un état où ils sont des niveaux logiques valides et complémentaires l’un de l’autre, mais vous ne pouvez pas prédire si Q sera finalement un 1 ou un 0.

Donc, vous représentez Q sur le chronogramme avec la valeur qu’il a dans l’état interdit. Il n’y a pas de manière standard de représenter une valeur inconnue mais il est courant de mettre des X dans le chronogramme ou de dessiner une zone ombrée entre les niveaux 0 et 1.


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Un état interdit dans ce cas signifie que la sortie est non déterministe, c’est-à-dire inconnue. Un état inconnu est généralement tracé comme deux lignes parallèles (ce qui signifie qu’il pourrait être à l’un ou l’autre niveau).

Voici les différents états, j’ai utilisé un verrou basé sur NAND et inversé les entrées ou la facilité de compréhension.

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Les nombres rouges sont les valeurs d’état. Je vous laisse le soin de parcourir les diagrammes. Maintenant, vous devez être prudent et c’est pourquoi une déclaration générale de «zone interdite» peut être trompeuse (parfois).

Diagramme n ° 1: S = R = 1, vous donne à la fois Q et / Q comme affirmé, alors que par définition, ils devraient être complémentaires.

Cependant, si vous prenez la signification de SET pour affirmer l’état Q et que vous considérez RESET comme signifiant pour affirmer l’état / Q, SET et RESET font réellement leur travail. Cela pourrait en fait être correct si votre logique en aval n’utilise qu’une de ces sorties. Mais c’est un peu plus subtil que ça. Si vous considérez que / Q est affirmé comme signifiant que le verrou est RÉINITIALISÉ, tout ira bien. Cependant, si vous prenez Q = 0 pour signifier que le verrou est RESET, ce serait faux. Il y a donc deux situations où il peut être correct d’utiliser le signal pour interpréter correctement l’état du verrou.

Il est généralement plus facile de dire « Tu ne feras pas cela » – c’est interdit.

De toute évidence, une fois que les deux S & R sont affirmés, l’état est stable (non oscillatoire), mais c’est lorsque les S & R passent à l’état de maintien à proximité les uns des autres, c’est quand il devient incertain quel état va gagner. Cela dépendra des différences de dimensionnement relatif des portes elles-mêmes et de diverses autres variabilités du processus. Vous pouvez obtenir les conditions de course entre S & R et les conditions de course dans le loquet lui-même. Mais au final, cette transition proche les uns des autres est un gros gâchis statistique. Lisez la méta-stabilité des verrous pour approfondir vos connaissances.

Cependant, si vous passez de « l’état interdit » en désaffirmant S ou R avec un temps suffisant entre eux (permettant la propagation du signal interne), la sortie sera clairement déterministe. c’est-à-dire Q = 1 pour S = 1 après les transitions de R à 0.

Voici un chronogramme typique montrant le scénario incertain de «fermeture rapprochée»:
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Faites la même analyse du diagramme d’état pour le verrou basé sur NOR. Les concepts seront mis en correspondance avec différents états.

Joe Hass

Je crois que la sortie est généralement déterministe dans l’état interdit, mais que les transitions directement de l’état interdit vers l’état de maintien provoqueront un comportement non déterministe.

Joe Hass

Pour un verrou NAND, l’état interdit est lorsque les deux entrées sont basses, et non quand elles sont toutes les deux hautes. Ce que vous appelez l’état interdit est en fait l’état « hold », où le verrou conserve son état antérieur comme vous l’avez observé. Il serait plus facile de suivre votre schéma si vous utilisiez des portes NAND plutôt que des portes ET.

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@JoeHass a saisi le mauvais symbole, merci pour cela. Aller trop vite. Je réparerai plus tard.


 supercat

Dans un verrou SR à sortie unique typique, l’état de la sortie lorsque S et R sont tous deux actifs sera soit défini comme haut, soit défini comme bas; dans un verrou SR avec une paire de sorties complémentaires, l’état de chaque sortie dans la condition « R et S tous deux actifs » peut être défini indépendamment. Ce qui est interdit n’est généralement pas d’avoir R actif pendant que S est actif, ni vice versa, mais plutôt de les faire passer simultanément de l’état actif à l’état inactif.

 

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