Est-il possible de trouver le chemin critique dans une partie spécifique de la conception?

quantum231

Est-il possible de trouver le chemin critique dans une partie spécifique de la conception?


J’ai écrit une description RTL d’un circuit en VHDL qui est hiérarchique et j’utilise Altera Quartus II; ma conception rencontre le timing. J’avais défini une contrainte de fréquence d’horloge de 50 MHz (période de 20 ns) en utilisant create_clock pour l’instant.

J’ai un jeu d’environ 10ns dans la conception à l’heure actuelle. Le design contient un Nios II connecté avec un design personnalisé qui est plutôt un design complexe avec plusieurs niveaux de hiérarchie. À condition que je veuille trouver le chemin le plus défavorable à l’intérieur de ma conception custm à ​​partir d’un certain bloc et donc inclure toutes les choses en dessous (dans la hiérarchie), comment pourrais-je faire cela dans TimeQuest? C’est possible? À l’heure actuelle, le goulot d’étranglement semble être le Nios II.

Réponses


 nengel

Même si vous pouvez le trouver, il est peu probable qu’il s’agisse d’informations significatives: les outils cessent d’optimiser le timing dès qu’il répond aux exigences (fréquence d’horloge). Si vous voulez connaître la vitesse de pointe de votre conception ou voir où vous devriez commencer à optimiser davantage pour le faire fonctionner à des vitesses d’horloge plus élevées, vous devez synthétiser votre composant indépendamment, en augmentant progressivement la vitesse d’horloge jusqu’à ce qu’il ne réponde plus au timing. Ensuite, vous pouvez voir quels chemins provoquent l’échec du chronométrage.

Il ne correspondra pas exactement à la conception combinée car le placement d’E / S et les options de placement disponibles ne seront pas les mêmes, mais généralement le chemin critique se trouvera dans la même partie de la conception. Parfois, après avoir intégré votre composant dans une grande conception, le chemin critique peut changer car pour certains composants il ne reste que des emplacements très sous-optimaux; J’ai principalement vu cela se produire pour le bloc RAM. Mais il n’y a rien que vous puissiez faire à propos de ces cas, à part regarder la conception combinée spécifique.

quantum231

Ok, je dois donc synthétiser uniquement le bloc logique personnalisé complexe et utiliser toutes les broches virtuelles lors de la compilation complète.

 

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