Résistances de pull-up DDR4 et lignes d’horloge de découplage

gstorto

Résistances de pull-up DDR4 et lignes d’horloge de découplage


J’essaie de comprendre la disposition d’une puce DDR4 connectée à un FPGA. Le schéma suit:

DDR4 connecté au FPGA

J’ai essayé de chercher des fiches techniques du fabricant de mémoire expliquant comment tirer correctement vers le haut ou vers le bas les broches qui pourraient être en état FPGA à haute impédance en vain. Il ne semble pas non plus y avoir de matériel pour un découplage sur les lignes d’horloge.

J’ai les questions suivantes:

  • Comment les valeurs des résistances pull-up et pull-down sont-elles calculées? La majorité d’entre eux sont à 39,2 Ohms. La valeur est-elle basse en tant que telle pour ne pas interférer avec l’intégrité du signal (charge / décharge de capacité parasite) sous des fréquences de commutation élevées?
  • Pourquoi y a-t-il un condensateur en série avec les résistances de pull-up pour les broches d’horloge (CK_t et CK_p)?

Réponses


 crj11

En raison des vitesses incroyablement rapides auxquelles ils s’exécutent, les interfaces DDR4 sont conçues comme des lignes de transmission à impédance contrôlée. Les résistances sont tirées à une tension avec un « VTT » dessus, indiquant qu’il s’agit de la tension de terminaison. Les lignes d’horloge sont CA différentielles terminées à 1,2 V. Vous devez comprendre les lignes de transmission et la terminaison et être prêt à concevoir une PCB à impédance contrôlée si vous souhaitez créer une interface DDR4 fonctionnelle.

Vous pouvez Google beaucoup d’informations sur la conception DDR4, par exemple ce lien d’EDN et ce lien de NXP .

gstorto

Je connaissais les lignes de transmission, mais je pensais que tout était résolu en concevant des traces d’adaptation d’impédance appropriées. Je vérifierai les liens, merci;)

 

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